¿Qué se sabe de RDNA 5, la arquitectura de la GPU de PlayStation 6?

Los rumores sobre RDNA 5 han empezado a aparecer y ya se comenta que será el Ryzen de las GPU, exageraciones aparte, se conoce que la arquitectura irá a la siguiente generación de consolas. No obstante, se conoce poco de la misma. Lo cual no nos impide hacer un poco de especulación sobre la misma.

En realidad, se sabe poco de RDNA 5

Como siempre decimos en este tipo de cosas, os pedimos discreción y que toméis todo esto con pinzas, ya que no se trata de información que venga de la propia AMD. Por lo muy poco que hemos podido saber, y no hablamos de la versión para consola, sino de la tarjeta gráfica para PC de gama alta. Por lo que si estabais buscando un adelanto sobre PlayStation 6, sentimos deciros que no, es más, la consola usará más bien la arquitectura de segunda generación de RDNA 5.

Hemos de partir del hecho que una nueva arquitectura supone un cambio en la organización del núcleo de la GPU y aquí es importante tener en cuenta que los TFLOPS tienen un coste energético irrisorio desde el momento en que se ejecutan desde los propios registros, pero otros elementos que tienen más que ver con la memoria externa son mucho más complicados y si bien la GDDR7 permite un ancho de banda más alto, el consumo energético de esta memoria también será más alto, aunque en pJ/bit sea más eficiente gracias a la codificación PAM3.

Por lo que llegado a un punto, el truco para aumentar rendimiento que se usará en todas las arquitecturas gráficas y no solo RDNA 5, será aumentar la cantidad de unidades de cálculo, pero no el resto de elementos. Y aquí entramos ya en el mundo de la especulación pura y dura. 

Un nuevo núcleo para RDNA 5

Creemos que RDNA 5 seguirá usando el VLIW2 para ciertas instrucciones como ocurre con RDNA 3 y 4, sin embargo, los rumores hablan de una evolución tipo Ryzen, lo que significa un aumento en la cantidad de instrucciones que puede realizar la GPU por núcleo y ciclo de reloj. La realidad es que el VLIW2 en las RX 7000 ha sido un fiasco enorme. Por ejemplo, si comparamos en la actualidad una AMD RX 7900 GRE frente a una RX 6950 XT operando a la misma frecuencia de GPU y memoria, veremos que excepto en los juegos que utilizan el Unreal Engine 5, que no superan el 15% en el mejor de los casos, en el resto no hay mejora. Obviamente, estamos descartando en el proceso todo aquello que tiene que ver con el Deep Learning donde RDNA 3 sí que duplica a RDNA 2 en rendimiento.

¿Qué creemos que hará la gente de AMD con RDNA 5? Creemos que van a resucitar el concepto del Super-SIMD, el cual consiste en tener una segunda unidad de ALU cooperando con la primera para acelerar ciertas operaciones matemáticas y reducir con ello la cantidad de ciclos de reloj que requiere cada unidad para ejecutarse.

El retorno del concepto del Super-SIMD

Si bien la patente del concepto Super-SIMD tiene ya algunos años, ya que se publicó en 2018, resulta ideal para poder ejecutar ciertas instrucciones en modo VLIW2 que reúnen dos instrucciones al mismo tiempo. Y se trata de algo que AMD no ha aplicado jamás en ninguna de las versiones de RDNA.

Recordad que bajo VLIW2 se empaquetan dos instrucciones simultáneas, en este caso dos operaciones aritméticas. La diferencia es que en RDNA 3 y 4 el poder ejecutar ciertas instrucciones en VLIW2 depende de que las ALU estén disponibles, en RDNA 5 habrá un set de ALU adicionales para hacer tándem. La idea no es aumentar la cantidad de FLOPS, sino reducir la cantidad de ciclos en muchas instrucciones y aumentar el IPC interno de la GPU. 

Y es que AMD no irá a aumentar la tasa de TFLOPS, sino que al igual que ocurrió con RDNA respecto a GCN, el objetivo es tener una arquitectura más eficiente, que permita sacar el mismo rendimiento con muchos menos recursos. En todo caso, hemos de aclarar que desconocemos detalles como el número de unidades de cálculo por núcleo y para ello todavía deberemos esperar.

¿Cómo funcionará?

Para explicar cómo podría funcionar el concepto Super-SIMD en RDNA 5, vamos a usar la instrucción más básica en una GPU, el FMA, el cual no deja de ser la operación matemática a x b +c. Además, se trata de la instrucción más rápida, ya que una ALU puede hacerlo en un solo ciclo.

Ahora bien, si tenemos en cuenta que cada operando en FP32 son 4 bytes (32 bits) y tenemos 3 en un FMA (a, b y c), entonces se termina necesitando 12 bytes de datos. No obstante, el añadido de una ALU adicional permite con 8 bytes de datos para esta operación. El motivo de ello sencillo, ya que con la primera ALU podemos hacer a x b, almacenar el resultado en la caché de operandos y que inmediatamente la ALU adicional sumar C al resultado.

Si bien la instrucción FMA no es el caso ideal para explicar esto, tened en cuenta que muchas instrucciones no se realizan en un solo ciclo y es ahí donde estaría la ventaja. Sabemos que cuesta visualizarlo y que no está confirmado para nada, pero es un ejemplo de técnica para aumentar el IPC sin llegar a complicar los núcleos de la GPU.

RDNA 5 será una arquitectura Early Sort

Ya comentamos en su dia que todo apunta a que AMD está evolucionando sus GPU a ser un Tile Renderer, más bien típicos de los dispositivos de bolsillo, dicho cambio se espera, en teoría, para RDNA 4, pero es probable que se haya movido a RDNA 5. Sin embargo, lo que creemos es que vamos a ver una evolución de ser una arquitectura Middle Sort a ser una del tipo Early Sort.

La evolución a Early Sort o Sort First no es otra que la habilidad de ordenar la geometría de escena según la posición de pantalla. Esto no es algo que sea nuevo, pero en la actualidad esto se hace después de la geometría cuando se genera la escena final. En este caso, lo que se genera es una escena previa que nos permite tener toda la información de la geometría antes de la previa.

¿Qué significa esto? Pues que al igual que ocurre con los Tile Renderers podemos asignar una lista de pantalla a cada sección de la imagen y asignarla a un grupo de núcleos de la GPU, lo que facilita la separación por chiplets o el uso de varias MiniGPU operando en paralelo, en vez de tener que depender de una sola lista de pantalla.

Una estructura similar a la de Navi 4C

Si bien la idea de los chiplets no es nueva, se sabe que lo que pretendía AMD con el cancelado chip Navi 4C era llevar dicho concepto más allá que en la actual generación. No obstante, una buena parte de las ideas de dicho chip se habrían trasladado a RDNA 5. Recordemos que, la idea de RDNA 3 por parte de AMD a la hora de dividir la GPU en chiplets (1 GCD + 1 determinado número de MCD) se basa un usar un interposer al más puro estilo que con la memoria HBM.

Lo que sí que aprovecharán será el interposer, el cual formará una pieza única junto a los chiplets en la parte superior. La diferencia es que en algunos casos algunos de ellos serán reemplazados por CCD con CPU de arquitectura Zen 6. En todo caso, la configuración final de cosas como PlayStation 6 la desconocemos, ya que dependerá de la estructura de costes, que en una consola siempre es inferior. Por lo que no os esperéis ver la misma organización que en una futura RX 9900 XTX